题目内容：
module CNT4(CLK,Q);（）output [3:0] Q; input CLK;reg [3:0] Q ;always @(posedge（）)Q = Q+1 ; endmodule
A.CLK
B.output
C.[3:0]
D.Q
参考答案：
选择题：module CNT4(CLK,Q);（）output [3:0] Q; input CLK;reg [3:0] Q ;
- 题目分类：中国大学MOOC慕课
- 题目类型：选择题
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